`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date: 2025/06/24 17:41:08
// Design Name: 
// Module Name: tb_clk_divider_7
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module tb_clk_divider_7;

    // --- Testbench 内部信号 ---
    reg clk_in;
    reg reset_n;

    // --- 连接到待测模块的线网 ---
    wire clk_out;

    // --- 实例化待测模块 (DUT: Device Under Test) ---
    clk_divider_7 dut (
        .clk_in(clk_in),
        .reset_n(reset_n),
        .clk_out(clk_out)
    );

    // --- 1. 时钟生成 ---
    // 创建一个周期为20ns (50MHz) 的输入时钟
    initial begin
        clk_in = 1'b0;
    end
    always #10 clk_in = ~clk_in;


    // --- 2. 仿真激励序列 ---
    initial begin
        // 开始时，施加复位信号
        reset_n = 1'b0;

        // 在 50ns 后，释放复位
        #50;
        reset_n = 1'b1;

        // 让仿真运行足够长的时间 (例如500ns) 来观察多个输出周期
        #500;
        
        // 结束仿真
        $finish;
    end

endmodule
